  INFO - FAQ - CC2-Forum - CCPro-Forum |
|
Hallo Medano! Gib einfach einen Wiederstand 560 R in Serie zu SCL u. SDL , damit wird der mögliche Strom der Ports auf unter 10 mA begrenzt. mfg. Gerd > Danke erstmal für Deine Antwort ! :) > > Ja, die SCL Leitung betrifft das Problem ja auch nicht. Da gibt tatsächlich der Master im wahrsten > Sinne des Wortes "den Takt an". > > Aber die SDL Leitung ist das Problem. Und zwar läuft doch ein Acknowledge folgendermaßen ab: > > data = 1 <= Dataleitung wird auf HIGH gezogen (Ausgang) > deact data <= SDL wird zum Eingang > wait not data <= Darauf warten, dass der Slave die Dataleitung auf LOW zieht als ACK > pulse clock <= Weiter gehts... > > Und jetzt stelle man sich die Sache auf Slave-Seite vor: > > wait data <= Warten, bis Master Data auf HIGH zieht > data = 0 <= SDL als Ausgang mit einem LOW setzen > wait clock <= Weiter gehts... > > Wenn nun die "Slave-CC1" den Schritt 1 und 2 schneller hintereinander ausführt, als "Master-CC1", > dann fällt doch das "data = 0" auf den Ausgang des Masters, weil dieser noch keine "deact" aus- > geführt hat. Also stehen sich die beiden Ausgänge gegenüber. Und das würde doch beide Ausgänge > zerstören ?? > > Denn wenn man an einen Ausgang einen anderen hängt, und dieser geht auf LOW, dann fließt doch > zuviel Strom über Ausgang 1 ab und er wird zerstört !? Oder sehe ich da was falsch ? > > > Medano C. Caserson > |
| Antwort schreiben |